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# Rechnersysteme Intro
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## Rechnerarchitektur
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- **Interne Funktionsweise**
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- Architektur eines Rechners
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- Design von Maschinenbefehlen → ISA
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- **Programmierung in Maschinensprache**
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- Befehle
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- arithmetic / logic
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- Vergleich
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- Flags
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- Bedingungen
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- Sprünge
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- Speicherzugriff über Adressen
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- Verwendung eines Compilers
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- Umsetzung von Hochsprachenkonstrukten in Assembler
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## Entwicklung von Mikroprozessoren
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### Einfache In-Order-CPU mit kurzer Pipeline
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- Grundprinzipien:
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- Minimaler Hardware-Aufwand
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- Höhere Dichte
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- Höhere Frequenz
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### Out-of-Order superskalare CPU mit vielfältigen Optimierungen
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- Grundprinzipien:
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- Pipelining (Fließband)
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- Parallelisierung
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- Prinzip der Lokalität
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### Erhöhung der Performance durch Superskalarität
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## Speicherhierarchie
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### Prinzip der Lokalität
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#### Temporäre Lokalität
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- Tendenz zur Wiederverwendung zuvor genutzter Datenelemente
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- bspw. Instruktionen einer Schleife
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#### Räumliche Lokalität
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- Tendenz auf Datenelemente zuzugreifen, die in der Nähe von bereits Zugegriffenen liegen
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- bspw. sequenzielle Instruktionen, Felder
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### Cache
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- Pufferspeicher, die Lokalität ausnutzen
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- zeitlich/räumlich lokale Daten werden im SRAM vorgehalten
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## Performance
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- Zielsetzung
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- Architekturvergleich von CPU & Speicherarchitektur
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- Identifikation ovn Einflussfaktoren auf Performance
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**IPC = instructions per cycle**
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- Durchsatz
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- Arbeitsmenge pro Zeiteinheit
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**CPI = cycles per instructions = 1/IPC**
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- Latenz
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- Zeit pro Befehl
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CPU-Zeit = Rechenzeit für n Instruktionen (_messbar_)
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$t_{cycle} = frac{1}{f}$
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$$
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t_{CPU} = n_{instr} * t_{instr}
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= n_{instr} * CPI * t_{cycle}
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= \frac{n_{instr}*t_{cycle}}{IPC}
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$$
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$IPC = \frac{n_{instr}}{f*t_{CPU}}$
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### Einfluss von Unterbrechungen
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- Idealsituation: $CPI = IPC = 1$
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- Einzelne Pipeline
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- Keine Hazards
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- Speicherzugriff: Hit im 1st Level Cache
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- Tatsächliche Situation
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- 
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### Performance-Vergleich & Speedup
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- Vergleich
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- $\frac{performance_A}{performance_B}=\frac{t_{cpuA}}{t_{cpu_B}}$
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- Speedup
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- $\frac{t_{cpuOrig}}{t_{cpuEnhanced}}
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#### Speedup durch Multicore
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